llvm.org GIT mirror llvm / aa6ec15
R600/SI: Implement spilling of SGPRs v5 SGPRs are spilled into VGPRs using the {READ,WRITE}LANE_B32 instructions. v2: - Fix encoding of Lane Mask - Use correct register flags, so we don't overwrite the low dword when restoring multi-dword registers. v3: - Register spilling seems to hang the GPU, so replace all shaders that need spilling with a dummy shader. v4: - Fix *LANE definitions - Change destination reg class for 32-bit SMRD instructions v5: - Remove small optimization that was crashing Serious Sam 3. https://bugs.freedesktop.org/show_bug.cgi?id=68224 https://bugs.freedesktop.org/show_bug.cgi?id=71285 NOTE: This is a candidate for the 3.4 branch. git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@195880 91177308-0d34-0410-b5e6-96231b3b80d8 Tom Stellard 6 years ago
7 changed file(s) with 1038 addition(s) and 16 deletion(s). Raw diff Collapse all Expand all
7777 unsigned DestReg, unsigned SrcReg,
7878 bool KillSrc) const = 0;
7979
80 void storeRegToStackSlot(MachineBasicBlock &MBB,
81 MachineBasicBlock::iterator MI,
82 unsigned SrcReg, bool isKill, int FrameIndex,
83 const TargetRegisterClass *RC,
84 const TargetRegisterInfo *TRI) const;
85 void loadRegFromStackSlot(MachineBasicBlock &MBB,
86 MachineBasicBlock::iterator MI,
87 unsigned DestReg, int FrameIndex,
88 const TargetRegisterClass *RC,
89 const TargetRegisterInfo *TRI) const;
9080 virtual bool expandPostRAPseudo(MachineBasicBlock::iterator MI) const;
9181
82 virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
83 MachineBasicBlock::iterator MI,
84 unsigned SrcReg, bool isKill, int FrameIndex,
85 const TargetRegisterClass *RC,
86 const TargetRegisterInfo *TRI) const;
87 virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
88 MachineBasicBlock::iterator MI,
89 unsigned DestReg, int FrameIndex,
90 const TargetRegisterClass *RC,
91 const TargetRegisterInfo *TRI) const;
9292
9393 protected:
9494 MachineInstr *foldMemoryOperandImpl(MachineFunction &MF,
1515 #include "SIInstrInfo.h"
1616 #include "AMDGPUTargetMachine.h"
1717 #include "SIDefines.h"
18 #include "SIMachineFunctionInfo.h"
1819 #include "llvm/CodeGen/MachineInstrBuilder.h"
1920 #include "llvm/CodeGen/MachineRegisterInfo.h"
2021 #include "llvm/MC/MCInstrDesc.h"
182183 return NewOpc;
183184
184185 return Opcode;
186 }
187
188 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
189 MachineBasicBlock::iterator MI,
190 unsigned SrcReg, bool isKill,
191 int FrameIndex,
192 const TargetRegisterClass *RC,
193 const TargetRegisterInfo *TRI) const {
194 MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
195 SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo();
196 DebugLoc DL = MBB.findDebugLoc(MI);
197 unsigned KillFlag = isKill ? RegState::Kill : 0;
198
199 if (TRI->getCommonSubClass(RC, &AMDGPU::SGPR_32RegClass)) {
200 unsigned Lane = MFI->SpillTracker.getNextLane(MRI);
201 BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32),
202 MFI->SpillTracker.LaneVGPR)
203 .addReg(SrcReg, KillFlag)
204 .addImm(Lane);
205 MFI->SpillTracker.addSpilledReg(FrameIndex, MFI->SpillTracker.LaneVGPR,
206 Lane);
207 } else {
208 for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
209 unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
210 BuildMI(MBB, MI, MBB.findDebugLoc(MI), get(AMDGPU::COPY), SubReg)
211 .addReg(SrcReg, 0, RI.getSubRegFromChannel(i));
212 storeRegToStackSlot(MBB, MI, SubReg, isKill, FrameIndex + i,
213 &AMDGPU::SReg_32RegClass, TRI);
214 }
215 }
216 }
217
218 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
219 MachineBasicBlock::iterator MI,
220 unsigned DestReg, int FrameIndex,
221 const TargetRegisterClass *RC,
222 const TargetRegisterInfo *TRI) const {
223 MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
224 SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo();
225 DebugLoc DL = MBB.findDebugLoc(MI);
226 if (TRI->getCommonSubClass(RC, &AMDGPU::SReg_32RegClass)) {
227 SIMachineFunctionInfo::SpilledReg Spill =
228 MFI->SpillTracker.getSpilledReg(FrameIndex);
229 assert(Spill.VGPR);
230 BuildMI(MBB, MI, DL, get(AMDGPU::V_READLANE_B32), DestReg)
231 .addReg(Spill.VGPR)
232 .addImm(Spill.Lane);
233 } else {
234 for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
235 unsigned Flags = RegState::Define;
236 if (i == 0) {
237 Flags |= RegState::Undef;
238 }
239 unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
240 loadRegFromStackSlot(MBB, MI, SubReg, FrameIndex + i,
241 &AMDGPU::SReg_32RegClass, TRI);
242 BuildMI(MBB, MI, DL, get(AMDGPU::COPY))
243 .addReg(DestReg, Flags, RI.getSubRegFromChannel(i))
244 .addReg(SubReg);
245 }
246 }
185247 }
186248
187249 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
4141 MachineBasicBlock::iterator MI, DebugLoc DL,
4242 unsigned DestReg, unsigned SrcReg,
4343 bool KillSrc) const;
44
45 void storeRegToStackSlot(MachineBasicBlock &MBB,
46 MachineBasicBlock::iterator MI,
47 unsigned SrcReg, bool isKill, int FrameIndex,
48 const TargetRegisterClass *RC,
49 const TargetRegisterInfo *TRI) const;
50
51 void loadRegFromStackSlot(MachineBasicBlock &MBB,
52 MachineBasicBlock::iterator MI,
53 unsigned DestReg, int FrameIndex,
54 const TargetRegisterClass *RC,
55 const TargetRegisterInfo *TRI) const;
4456
4557 unsigned commuteOpcode(unsigned Opcode) const;
4658
875875 $src2), sub1)
876876 >;
877877
878 defm V_READLANE_B32 : VOP2_32 <0x00000001, "V_READLANE_B32", []>;
879 defm V_WRITELANE_B32 : VOP2_32 <0x00000002, "V_WRITELANE_B32", []>;
878 def V_READLANE_B32 : VOP2 <
879 0x00000001,
880 (outs SReg_32:$vdst),
881 (ins VReg_32:$src0, SSrc_32:$vsrc1),
882 "V_READLANE_B32 $vdst, $src0, $vsrc1",
883 []
884 >;
885
886 def V_WRITELANE_B32 : VOP2 <
887 0x00000002,
888 (outs VReg_32:$vdst),
889 (ins SReg_32:$src0, SSrc_32:$vsrc1),
890 "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
891 []
892 >;
880893
881894 let isCommutable = 1 in {
882895 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
99
1010
1111 #include "SIMachineFunctionInfo.h"
12 #include "SIRegisterInfo.h"
13 #include "llvm/CodeGen/MachineRegisterInfo.h"
14
15 #define MAX_LANES 64
1216
1317 using namespace llvm;
1418
1822
1923 SIMachineFunctionInfo::SIMachineFunctionInfo(const MachineFunction &MF)
2024 : AMDGPUMachineFunction(MF),
21 PSInputAddr(0) { }
25 PSInputAddr(0),
26 SpillTracker() { }
27
28 static unsigned createLaneVGPR(MachineRegisterInfo &MRI) {
29 return MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
30 }
31
32 unsigned SIMachineFunctionInfo::RegSpillTracker::getNextLane(MachineRegisterInfo &MRI) {
33 if (!LaneVGPR) {
34 LaneVGPR = createLaneVGPR(MRI);
35 } else {
36 CurrentLane++;
37 if (CurrentLane == MAX_LANES) {
38 CurrentLane = 0;
39 LaneVGPR = createLaneVGPR(MRI);
40 }
41 }
42 return CurrentLane;
43 }
44
45 void SIMachineFunctionInfo::RegSpillTracker::addSpilledReg(unsigned FrameIndex,
46 unsigned Reg,
47 int Lane) {
48 SpilledRegisters[FrameIndex] = SpilledReg(Reg, Lane);
49 }
50
51 const SIMachineFunctionInfo::SpilledReg&
52 SIMachineFunctionInfo::RegSpillTracker::getSpilledReg(unsigned FrameIndex) {
53 return SpilledRegisters[FrameIndex];
54 }
1515 #define SIMACHINEFUNCTIONINFO_H_
1616
1717 #include "AMDGPUMachineFunction.h"
18 #include
1819
1920 namespace llvm {
21
22 class MachineRegisterInfo;
2023
2124 /// This class keeps track of the SPI_SP_INPUT_ADDR config register, which
2225 /// tells the hardware which interpolation parameters to load.
2326 class SIMachineFunctionInfo : public AMDGPUMachineFunction {
2427 virtual void anchor();
2528 public:
29
30 struct SpilledReg {
31 unsigned VGPR;
32 int Lane;
33 SpilledReg(unsigned R, int L) : VGPR (R), Lane (L) { }
34 SpilledReg() : VGPR(0), Lane(-1) { }
35 bool hasLane() { return Lane != -1;}
36 };
37
38 struct RegSpillTracker {
39 private:
40 unsigned CurrentLane;
41 std::map SpilledRegisters;
42 public:
43 unsigned LaneVGPR;
44 RegSpillTracker() : CurrentLane(0), SpilledRegisters(), LaneVGPR(0) { }
45 unsigned getNextLane(MachineRegisterInfo &MRI);
46 void addSpilledReg(unsigned FrameIndex, unsigned Reg, int Lane = -1);
47 const SpilledReg& getSpilledReg(unsigned FrameIndex);
48 bool programSpillsRegisters() { return !SpilledRegisters.empty(); }
49 };
50
51 // SIMachineFunctionInfo definition
52
2653 SIMachineFunctionInfo(const MachineFunction &MF);
2754 unsigned PSInputAddr;
55 struct RegSpillTracker SpillTracker;
2856 };
2957
3058 } // End namespace llvm
0 ; RUN: llc -march=r600 -mcpu=SI < %s | FileCheck %s
1
2 ; XXX: Enable when spilling is supported
3 ; XFAIL: *
41
52 ; These tests check that the compiler won't crash when it needs to spill
63 ; SGPRs.
689686 attributes #4 = { nounwind readonly }
690687
691688 !0 = metadata !{metadata !"const", null, i32 1}
689
690 ; CHECK-LABEL: @main1
691 ; CHECK: S_ENDPGM
692 define void @main1([17 x <16 x i8>] addrspace(2)* byval, [32 x <16 x i8>] addrspace(2)* byval, [16 x <32 x i8>] addrspace(2)* byval, float inreg, i32 inreg, <2 x i32>, <2 x i32>, <2 x i32>, <3 x i32>, <2 x i32>, <2 x i32>, <2 x i32>, float, float, float, float, float, float, float, float, float) #0 {
693 main_body:
694 %21 = getelementptr [17 x <16 x i8>] addrspace(2)* %0, i64 0, i32 0
695 %22 = load <16 x i8> addrspace(2)* %21, !tbaa !0
696 %23 = call float @llvm.SI.load.const(<16 x i8> %22, i32 0)
697 %24 = call float @llvm.SI.load.const(<16 x i8> %22, i32 4)
698 %25 = call float @llvm.SI.load.const(<16 x i8> %22, i32 8)
699 %26 = call float @llvm.SI.load.const(<16 x i8> %22, i32 12)
700 %27 = call float @llvm.SI.load.const(<16 x i8> %22, i32 28)
701 %28 = call float @llvm.SI.load.const(<16 x i8> %22, i32 48)
702 %29 = call float @llvm.SI.load.const(<16 x i8> %22, i32 52)
703 %30 = call float @llvm.SI.load.const(<16 x i8> %22, i32 56)
704 %31 = call float @llvm.SI.load.const(<16 x i8> %22, i32 64)
705 %32 = call float @llvm.SI.load.const(<16 x i8> %22, i32 68)
706 %33 = call float @llvm.SI.load.const(<16 x i8> %22, i32 72)
707 %34 = call float @llvm.SI.load.const(<16 x i8> %22, i32 76)
708 %35 = call float @llvm.SI.load.const(<16 x i8> %22, i32 128)
709 %36 = call float @llvm.SI.load.const(<16 x i8> %22, i32 132)
710 %37 = call float @llvm.SI.load.const(<16 x i8> %22, i32 144)
711 %38 = call float @llvm.SI.load.const(<16 x i8> %22, i32 148)
712 %39 = call float @llvm.SI.load.const(<16 x i8> %22, i32 152)
713 %40 = call float @llvm.SI.load.const(<16 x i8> %22, i32 160)
714 %41 = call float @llvm.SI.load.const(<16 x i8> %22, i32 164)
715 %42 = call float @llvm.SI.load.const(<16 x i8> %22, i32 168)
716 %43 = call float @llvm.SI.load.const(<16 x i8> %22, i32 172)
717 %44 = call float @llvm.SI.load.const(<16 x i8> %22, i32 176)
718 %45 = call float @llvm.SI.load.const(<16 x i8> %22, i32 180)
719 %46 = call float @llvm.SI.load.const(<16 x i8> %22, i32 184)
720 %47 = call float @llvm.SI.load.const(<16 x i8> %22, i32 192)
721 %48 = call float @llvm.SI.load.const(<16 x i8> %22, i32 196)
722 %49 = call float @llvm.SI.load.const(<16 x i8> %22, i32 200)
723 %50 = call float @llvm.SI.load.const(<16 x i8> %22, i32 208)
724 %51 = call float @llvm.SI.load.const(<16 x i8> %22, i32 212)
725 %52 = call float @llvm.SI.load.const(<16 x i8> %22, i32 216)
726 %53 = call float @llvm.SI.load.const(<16 x i8> %22, i32 220)
727 %54 = call float @llvm.SI.load.const(<16 x i8> %22, i32 236)
728 %55 = call float @llvm.SI.load.const(<16 x i8> %22, i32 240)
729 %56 = call float @llvm.SI.load.const(<16 x i8> %22, i32 244)
730 %57 = call float @llvm.SI.load.const(<16 x i8> %22, i32 248)
731 %58 = call float @llvm.SI.load.const(<16 x i8> %22, i32 252)
732 %59 = call float @llvm.SI.load.const(<16 x i8> %22, i32 256)
733 %60 = call float @llvm.SI.load.const(<16 x i8> %22, i32 260)
734 %61 = call float @llvm.SI.load.const(<16 x i8> %22, i32 264)
735 %62 = call float @llvm.SI.load.const(<16 x i8> %22, i32 268)
736 %63 = call float @llvm.SI.load.const(<16 x i8> %22, i32 272)
737 %64 = call float @llvm.SI.load.const(<16 x i8> %22, i32 276)
738 %65 = call float @llvm.SI.load.const(<16 x i8> %22, i32 280)
739 %66 = call float @llvm.SI.load.const(<16 x i8> %22, i32 284)
740 %67 = call float @llvm.SI.load.const(<16 x i8> %22, i32 288)
741 %68 = call float @llvm.SI.load.const(<16 x i8> %22, i32 292)
742 %69 = call float @llvm.SI.load.const(<16 x i8> %22, i32 464)
743 %70 = call float @llvm.SI.load.const(<16 x i8> %22, i32 468)
744 %71 = call float @llvm.SI.load.const(<16 x i8> %22, i32 472)
745 %72 = call float @llvm.SI.load.const(<16 x i8> %22, i32 496)
746 %73 = call float @llvm.SI.load.const(<16 x i8> %22, i32 500)
747 %74 = call float @llvm.SI.load.const(<16 x i8> %22, i32 504)
748 %75 = call float @llvm.SI.load.const(<16 x i8> %22, i32 512)
749 %76 = call float @llvm.SI.load.const(<16 x i8> %22, i32 516)
750 %77 = call float @llvm.SI.load.const(<16 x i8> %22, i32 524)
751 %78 = call float @llvm.SI.load.const(<16 x i8> %22, i32 532)
752 %79 = call float @llvm.SI.load.const(<16 x i8> %22, i32 536)
753 %80 = call float @llvm.SI.load.const(<16 x i8> %22, i32 540)
754 %81 = call float @llvm.SI.load.const(<16 x i8> %22, i32 544)
755 %82 = call float @llvm.SI.load.const(<16 x i8> %22, i32 548)
756 %83 = call float @llvm.SI.load.const(<16 x i8> %22, i32 552)
757 %84 = call float @llvm.SI.load.const(<16 x i8> %22, i32 556)
758 %85 = call float @llvm.SI.load.const(<16 x i8> %22, i32 560)
759 %86 = call float @llvm.SI.load.const(<16 x i8> %22, i32 564)
760 %87 = call float @llvm.SI.load.const(<16 x i8> %22, i32 568)
761 %88 = call float @llvm.SI.load.const(<16 x i8> %22, i32 572)
762 %89 = call float @llvm.SI.load.const(<16 x i8> %22, i32 576)
763 %90 = call float @llvm.SI.load.const(<16 x i8> %22, i32 580)
764 %91 = call float @llvm.SI.load.const(<16 x i8> %22, i32 584)
765 %92 = call float @llvm.SI.load.const(<16 x i8> %22, i32 588)
766 %93 = call float @llvm.SI.load.const(<16 x i8> %22, i32 592)
767 %94 = call float @llvm.SI.load.const(<16 x i8> %22, i32 596)
768 %95 = call float @llvm.SI.load.const(<16 x i8> %22, i32 600)
769 %96 = call float @llvm.SI.load.const(<16 x i8> %22, i32 604)
770 %97 = call float @llvm.SI.load.const(<16 x i8> %22, i32 608)
771 %98 = call float @llvm.SI.load.const(<16 x i8> %22, i32 612)
772 %99 = call float @llvm.SI.load.const(<16 x i8> %22, i32 616)
773 %100 = call float @llvm.SI.load.const(<16 x i8> %22, i32 624)
774 %101 = call float @llvm.SI.load.const(<16 x i8> %22, i32 628)
775 %102 = call float @llvm.SI.load.const(<16 x i8> %22, i32 632)
776 %103 = call float @llvm.SI.load.const(<16 x i8> %22, i32 636)
777 %104 = call float @llvm.SI.load.const(<16 x i8> %22, i32 640)
778 %105 = call float @llvm.SI.load.const(<16 x i8> %22, i32 644)
779 %106 = call float @llvm.SI.load.const(<16 x i8> %22, i32 648)
780 %107 = call float @llvm.SI.load.const(<16 x i8> %22, i32 652)
781 %108 = call float @llvm.SI.load.const(<16 x i8> %22, i32 656)
782 %109 = call float @llvm.SI.load.const(<16 x i8> %22, i32 660)
783 %110 = call float @llvm.SI.load.const(<16 x i8> %22, i32 664)
784 %111 = call float @llvm.SI.load.const(<16 x i8> %22, i32 668)
785 %112 = call float @llvm.SI.load.const(<16 x i8> %22, i32 672)
786 %113 = call float @llvm.SI.load.const(<16 x i8> %22, i32 676)
787 %114 = call float @llvm.SI.load.const(<16 x i8> %22, i32 680)
788 %115 = call float @llvm.SI.load.const(<16 x i8> %22, i32 684)
789 %116 = call float @llvm.SI.load.const(<16 x i8> %22, i32 688)
790 %117 = call float @llvm.SI.load.const(<16 x i8> %22, i32 692)
791 %118 = call float @llvm.SI.load.const(<16 x i8> %22, i32 696)
792 %119 = call float @llvm.SI.load.const(<16 x i8> %22, i32 700)
793 %120 = call float @llvm.SI.load.const(<16 x i8> %22, i32 704)
794 %121 = call float @llvm.SI.load.const(<16 x i8> %22, i32 708)
795 %122 = call float @llvm.SI.load.const(<16 x i8> %22, i32 712)
796 %123 = call float @llvm.SI.load.const(<16 x i8> %22, i32 716)
797 %124 = call float @llvm.SI.load.const(<16 x i8> %22, i32 864)
798 %125 = call float @llvm.SI.load.const(<16 x i8> %22, i32 868)
799 %126 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 0
800 %127 = load <32 x i8> addrspace(2)* %126, !tbaa !0
801 %128 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 0
802 %129 = load <16 x i8> addrspace(2)* %128, !tbaa !0
803 %130 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 1
804 %131 = load <32 x i8> addrspace(2)* %130, !tbaa !0
805 %132 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 1
806 %133 = load <16 x i8> addrspace(2)* %132, !tbaa !0
807 %134 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 2
808 %135 = load <32 x i8> addrspace(2)* %134, !tbaa !0
809 %136 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 2
810 %137 = load <16 x i8> addrspace(2)* %136, !tbaa !0
811 %138 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 3
812 %139 = load <32 x i8> addrspace(2)* %138, !tbaa !0
813 %140 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 3
814 %141 = load <16 x i8> addrspace(2)* %140, !tbaa !0
815 %142 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 4
816 %143 = load <32 x i8> addrspace(2)* %142, !tbaa !0
817 %144 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 4
818 %145 = load <16 x i8> addrspace(2)* %144, !tbaa !0
819 %146 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 5
820 %147 = load <32 x i8> addrspace(2)* %146, !tbaa !0
821 %148 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 5
822 %149 = load <16 x i8> addrspace(2)* %148, !tbaa !0
823 %150 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 6
824 %151 = load <32 x i8> addrspace(2)* %150, !tbaa !0
825 %152 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 6
826 %153 = load <16 x i8> addrspace(2)* %152, !tbaa !0
827 %154 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 7
828 %155 = load <32 x i8> addrspace(2)* %154, !tbaa !0
829 %156 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 7
830 %157 = load <16 x i8> addrspace(2)* %156, !tbaa !0
831 %158 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 8
832 %159 = load <32 x i8> addrspace(2)* %158, !tbaa !0
833 %160 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 8
834 %161 = load <16 x i8> addrspace(2)* %160, !tbaa !0
835 %162 = fcmp ugt float %17, 0.000000e+00
836 %163 = select i1 %162, float 1.000000e+00, float 0.000000e+00
837 %164 = call float @llvm.SI.fs.interp(i32 0, i32 0, i32 %4, <2 x i32> %6)
838 %165 = call float @llvm.SI.fs.interp(i32 1, i32 0, i32 %4, <2 x i32> %6)
839 %166 = call float @llvm.SI.fs.interp(i32 2, i32 0, i32 %4, <2 x i32> %6)
840 %167 = call float @llvm.SI.fs.interp(i32 3, i32 0, i32 %4, <2 x i32> %6)
841 %168 = call float @llvm.SI.fs.interp(i32 0, i32 1, i32 %4, <2 x i32> %6)
842 %169 = call float @llvm.SI.fs.interp(i32 1, i32 1, i32 %4, <2 x i32> %6)
843 %170 = call float @llvm.SI.fs.interp(i32 2, i32 1, i32 %4, <2 x i32> %6)
844 %171 = call float @llvm.SI.fs.interp(i32 3, i32 1, i32 %4, <2 x i32> %6)
845 %172 = call float @llvm.SI.fs.interp(i32 0, i32 2, i32 %4, <2 x i32> %6)
846 %173 = call float @llvm.SI.fs.interp(i32 1, i32 2, i32 %4, <2 x i32> %6)
847 %174 = call float @llvm.SI.fs.interp(i32 2, i32 2, i32 %4, <2 x i32> %6)
848 %175 = call float @llvm.SI.fs.interp(i32 3, i32 2, i32 %4, <2 x i32> %6)
849 %176 = call float @llvm.SI.fs.interp(i32 0, i32 3, i32 %4, <2 x i32> %6)
850 %177 = call float @llvm.SI.fs.interp(i32 1, i32 3, i32 %4, <2 x i32> %6)
851 %178 = call float @llvm.SI.fs.interp(i32 2, i32 3, i32 %4, <2 x i32> %6)
852 %179 = call float @llvm.SI.fs.interp(i32 3, i32 3, i32 %4, <2 x i32> %6)
853 %180 = call float @llvm.SI.fs.interp(i32 0, i32 4, i32 %4, <2 x i32> %6)
854 %181 = call float @llvm.SI.fs.interp(i32 1, i32 4, i32 %4, <2 x i32> %6)
855 %182 = call float @llvm.SI.fs.interp(i32 2, i32 4, i32 %4, <2 x i32> %6)
856 %183 = call float @llvm.SI.fs.interp(i32 3, i32 4, i32 %4, <2 x i32> %6)
857 %184 = call float @llvm.SI.fs.interp(i32 0, i32 5, i32 %4, <2 x i32> %6)
858 %185 = call float @llvm.SI.fs.interp(i32 1, i32 5, i32 %4, <2 x i32> %6)
859 %186 = call float @llvm.SI.fs.interp(i32 2, i32 5, i32 %4, <2 x i32> %6)
860 %187 = call float @llvm.SI.fs.interp(i32 3, i32 5, i32 %4, <2 x i32> %6)
861 %188 = call float @llvm.SI.fs.interp(i32 0, i32 6, i32 %4, <2 x i32> %6)
862 %189 = call float @llvm.SI.fs.interp(i32 1, i32 6, i32 %4, <2 x i32> %6)
863 %190 = call float @llvm.SI.fs.interp(i32 2, i32 6, i32 %4, <2 x i32> %6)
864 %191 = call float @llvm.SI.fs.interp(i32 3, i32 6, i32 %4, <2 x i32> %6)
865 %192 = call float @llvm.SI.fs.interp(i32 0, i32 7, i32 %4, <2 x i32> %6)
866 %193 = call float @llvm.SI.fs.interp(i32 1, i32 7, i32 %4, <2 x i32> %6)
867 %194 = call float @llvm.SI.fs.interp(i32 2, i32 7, i32 %4, <2 x i32> %6)
868 %195 = call float @llvm.SI.fs.interp(i32 3, i32 7, i32 %4, <2 x i32> %6)
869 %196 = fmul float %14, %124
870 %197 = fadd float %196, %125
871 %198 = call float @llvm.AMDIL.clamp.(float %163, float 0.000000e+00, float 1.000000e+00)
872 %199 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00)
873 %200 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00)
874 %201 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00)
875 %202 = bitcast float %198 to i32
876 %203 = icmp ne i32 %202, 0
877 %. = select i1 %203, float -1.000000e+00, float 1.000000e+00
878 %204 = fsub float -0.000000e+00, %164
879 %205 = fadd float %44, %204
880 %206 = fsub float -0.000000e+00, %165
881 %207 = fadd float %45, %206
882 %208 = fsub float -0.000000e+00, %166
883 %209 = fadd float %46, %208
884 %210 = fmul float %205, %205
885 %211 = fmul float %207, %207
886 %212 = fadd float %211, %210
887 %213 = fmul float %209, %209
888 %214 = fadd float %212, %213
889 %215 = call float @llvm.AMDGPU.rsq(float %214)
890 %216 = fmul float %205, %215
891 %217 = fmul float %207, %215
892 %218 = fmul float %209, %215
893 %219 = fmul float %., %54
894 %220 = fmul float %13, %47
895 %221 = fmul float %197, %48
896 %222 = bitcast float %174 to i32
897 %223 = bitcast float %175 to i32
898 %224 = insertelement <2 x i32> undef, i32 %222, i32 0
899 %225 = insertelement <2 x i32> %224, i32 %223, i32 1
900 %226 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %225, <32 x i8> %131, <16 x i8> %133, i32 2)
901 %227 = extractelement <4 x float> %226, i32 0
902 %228 = extractelement <4 x float> %226, i32 1
903 %229 = extractelement <4 x float> %226, i32 2
904 %230 = extractelement <4 x float> %226, i32 3
905 %231 = fmul float %227, 0x4012611180000000
906 %232 = fmul float %228, 0x4012611180000000
907 %233 = fmul float %229, 0x4012611180000000
908 %234 = call float @llvm.AMDGPU.lrp(float %27, float %231, float 1.000000e+00)
909 %235 = call float @llvm.AMDGPU.lrp(float %27, float %232, float 1.000000e+00)
910 %236 = call float @llvm.AMDGPU.lrp(float %27, float %233, float 1.000000e+00)
911 %237 = fmul float %216, %184
912 %238 = fmul float %217, %185
913 %239 = fadd float %238, %237
914 %240 = fmul float %218, %186
915 %241 = fadd float %239, %240
916 %242 = fmul float %216, %187
917 %243 = fmul float %217, %188
918 %244 = fadd float %243, %242
919 %245 = fmul float %218, %189
920 %246 = fadd float %244, %245
921 %247 = fmul float %216, %190
922 %248 = fmul float %217, %191
923 %249 = fadd float %248, %247
924 %250 = fmul float %218, %192
925 %251 = fadd float %249, %250
926 %252 = call float @llvm.AMDIL.clamp.(float %251, float 0.000000e+00, float 1.000000e+00)
927 %253 = fmul float %214, 0x3F5A36E2E0000000
928 %254 = call float @llvm.AMDIL.clamp.(float %253, float 0.000000e+00, float 1.000000e+00)
929 %255 = fsub float -0.000000e+00, %254
930 %256 = fadd float 1.000000e+00, %255
931 %257 = call float @llvm.pow.f32(float %252, float 2.500000e-01)
932 %258 = fmul float %39, %257
933 %259 = fmul float %241, %258
934 %260 = fmul float %246, %258
935 %261 = fmul float %259, %230
936 %262 = fmul float %260, %230
937 %263 = fadd float %252, 0x3EE4F8B580000000
938 %264 = fsub float -0.000000e+00, %252
939 %265 = fadd float 1.000000e+00, %264
940 %266 = fmul float 1.200000e+01, %265
941 %267 = fadd float %266, 4.000000e+00
942 %268 = fsub float -0.000000e+00, %267
943 %269 = fmul float %268, %263
944 %270 = fsub float -0.000000e+00, %267
945 %271 = fmul float %270, %263
946 %272 = fsub float -0.000000e+00, %267
947 %273 = fmul float %272, %263
948 %274 = fdiv float 1.000000e+00, %269
949 %275 = fdiv float 1.000000e+00, %271
950 %276 = fdiv float 1.000000e+00, %273
951 %277 = fmul float %261, %274
952 %278 = fmul float %262, %275
953 %279 = fmul float %263, %276
954 br label %LOOP
955
956 LOOP: ; preds = %LOOP, %main_body
957 %temp144.0 = phi float [ 1.000000e+00, %main_body ], [ %292, %LOOP ]
958 %temp168.0 = phi float [ %176, %main_body ], [ %288, %LOOP ]
959 %temp169.0 = phi float [ %177, %main_body ], [ %289, %LOOP ]
960 %temp170.0 = phi float [ %256, %main_body ], [ %290, %LOOP ]
961 %280 = bitcast float %temp168.0 to i32
962 %281 = bitcast float %temp169.0 to i32
963 %282 = insertelement <4 x i32> undef, i32 %280, i32 0
964 %283 = insertelement <4 x i32> %282, i32 %281, i32 1
965 %284 = insertelement <4 x i32> %283, i32 0, i32 2
966 %285 = insertelement <4 x i32> %284, i32 undef, i32 3
967 %286 = call <4 x float> @llvm.SI.samplel.v4i32(<4 x i32> %285, <32 x i8> %147, <16 x i8> %149, i32 2)
968 %287 = extractelement <4 x float> %286, i32 3
969 %288 = fadd float %temp168.0, %277
970 %289 = fadd float %temp169.0, %278
971 %290 = fadd float %temp170.0, %279
972 %291 = fsub float -0.000000e+00, %287
973 %292 = fadd float %290, %291
974 %293 = fcmp oge float 0.000000e+00, %292
975 %294 = sext i1 %293 to i32
976 %295 = bitcast i32 %294 to float
977 %296 = bitcast float %295 to i32
978 %297 = icmp ne i32 %296, 0
979 br i1 %297, label %IF189, label %LOOP
980
981 IF189: ; preds = %LOOP
982 %298 = extractelement <4 x float> %286, i32 0
983 %299 = extractelement <4 x float> %286, i32 1
984 %300 = extractelement <4 x float> %286, i32 2
985 %301 = fsub float -0.000000e+00, %292
986 %302 = fadd float %temp144.0, %301
987 %303 = fdiv float 1.000000e+00, %302
988 %304 = fmul float %292, %303
989 %305 = fadd float %304, -1.000000e+00
990 %306 = fmul float %305, %277
991 %307 = fadd float %306, %288
992 %308 = fmul float %305, %278
993 %309 = fadd float %308, %289
994 %310 = fsub float -0.000000e+00, %176
995 %311 = fadd float %307, %310
996 %312 = fsub float -0.000000e+00, %177
997 %313 = fadd float %309, %312
998 %314 = fadd float %176, %311
999 %315 = fadd float %177, %313
1000 %316 = fmul float %311, %67
1001 %317 = fmul float %313, %68
1002 %318 = fmul float %316, %55
1003 %319 = fmul float %316, %56
1004 %320 = fmul float %317, %57
1005 %321 = fadd float %320, %318
1006 %322 = fmul float %317, %58
1007 %323 = fadd float %322, %319
1008 %324 = fadd float %178, %321
1009 %325 = fadd float %179, %323
1010 %326 = fmul float %316, %59
1011 %327 = fmul float %316, %60
1012 %328 = fmul float %316, %61
1013 %329 = fmul float %316, %62
1014 %330 = fmul float %317, %63
1015 %331 = fadd float %330, %326
1016 %332 = fmul float %317, %64
1017 %333 = fadd float %332, %327
1018 %334 = fmul float %317, %65
1019 %335 = fadd float %334, %328
1020 %336 = fmul float %317, %66
1021 %337 = fadd float %336, %329
1022 %338 = fadd float %168, %331
1023 %339 = fadd float %169, %333
1024 %340 = fadd float %170, %335
1025 %341 = fadd float %171, %337
1026 %342 = bitcast float %338 to i32
1027 %343 = bitcast float %339 to i32
1028 %344 = insertelement <2 x i32> undef, i32 %342, i32 0
1029 %345 = insertelement <2 x i32> %344, i32 %343, i32 1
1030 %346 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %345, <32 x i8> %135, <16 x i8> %137, i32 2)
1031 %347 = extractelement <4 x float> %346, i32 0
1032 %348 = extractelement <4 x float> %346, i32 1
1033 %349 = extractelement <4 x float> %346, i32 2
1034 %350 = extractelement <4 x float> %346, i32 3
1035 %351 = fmul float %347, %23
1036 %352 = fmul float %348, %24
1037 %353 = fmul float %349, %25
1038 %354 = fmul float %350, %26
1039 %355 = fmul float %351, %180
1040 %356 = fmul float %352, %181
1041 %357 = fmul float %353, %182
1042 %358 = fmul float %354, %183
1043 %359 = fsub float -0.000000e+00, %350
1044 %360 = fadd float 1.000000e+00, %359
1045 %361 = fmul float %360, %49
1046 %362 = call float @llvm.AMDGPU.lrp(float %361, float %347, float %355)
1047 %363 = call float @llvm.AMDGPU.lrp(float %361, float %348, float %356)
1048 %364 = call float @llvm.AMDGPU.lrp(float %361, float %349, float %357)
1049 %365 = bitcast float %340 to i32
1050 %366 = bitcast float %341 to i32
1051 %367 = insertelement <2 x i32> undef, i32 %365, i32 0
1052 %368 = insertelement <2 x i32> %367, i32 %366, i32 1
1053 %369 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %368, <32 x i8> %151, <16 x i8> %153, i32 2)
1054 %370 = extractelement <4 x float> %369, i32 2
1055 %371 = fmul float %362, %234
1056 %372 = fmul float %363, %235
1057 %373 = fmul float %364, %236
1058 %374 = fmul float %358, %230
1059 %375 = bitcast float %314 to i32
1060 %376 = bitcast float %315 to i32
1061 %377 = insertelement <2 x i32> undef, i32 %375, i32 0
1062 %378 = insertelement <2 x i32> %377, i32 %376, i32 1
1063 %379 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %378, <32 x i8> %139, <16 x i8> %141, i32 2)
1064 %380 = extractelement <4 x float> %379, i32 0
1065 %381 = extractelement <4 x float> %379, i32 1
1066 %382 = extractelement <4 x float> %379, i32 2
1067 %383 = extractelement <4 x float> %379, i32 3
1068 %384 = fcmp olt float 0.000000e+00, %382
1069 %385 = sext i1 %384 to i32
1070 %386 = bitcast i32 %385 to float
1071 %387 = bitcast float %386 to i32
1072 %388 = icmp ne i32 %387, 0
1073 %.224 = select i1 %388, float %381, float %380
1074 %.225 = select i1 %388, float %383, float %381
1075 %389 = bitcast float %324 to i32
1076 %390 = bitcast float %325 to i32
1077 %391 = insertelement <2 x i32> undef, i32 %389, i32 0
1078 %392 = insertelement <2 x i32> %391, i32 %390, i32 1
1079 %393 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %392, <32 x i8> %143, <16 x i8> %145, i32 2)
1080 %394 = extractelement <4 x float> %393, i32 0
1081 %395 = extractelement <4 x float> %393, i32 1
1082 %396 = extractelement <4 x float> %393, i32 2
1083 %397 = extractelement <4 x float> %393, i32 3
1084 %398 = fcmp olt float 0.000000e+00, %396
1085 %399 = sext i1 %398 to i32
1086 %400 = bitcast i32 %399 to float
1087 %401 = bitcast float %400 to i32
1088 %402 = icmp ne i32 %401, 0
1089 %temp112.1 = select i1 %402, float %395, float %394
1090 %temp113.1 = select i1 %402, float %397, float %395
1091 %403 = fmul float %.224, 2.000000e+00
1092 %404 = fadd float %403, -1.000000e+00
1093 %405 = fmul float %.225, 2.000000e+00
1094 %406 = fadd float %405, -1.000000e+00
1095 %407 = fmul float %temp112.1, 2.000000e+00
1096 %408 = fadd float %407, -1.000000e+00
1097 %409 = fmul float %temp113.1, 2.000000e+00
1098 %410 = fadd float %409, -1.000000e+00
1099 %411 = fsub float -0.000000e+00, %404
1100 %412 = fmul float %411, %35
1101 %413 = fsub float -0.000000e+00, %406
1102 %414 = fmul float %413, %35
1103 %415 = fsub float -0.000000e+00, %408
1104 %416 = fmul float %415, %36
1105 %417 = fsub float -0.000000e+00, %410
1106 %418 = fmul float %417, %36
1107 %419 = fmul float %416, %370
1108 %420 = fmul float %418, %370
1109 %421 = call float @fabs(float %412)
1110 %422 = call float @fabs(float %414)
1111 %423 = fsub float -0.000000e+00, %421
1112 %424 = fadd float 1.000000e+00, %423
1113 %425 = fsub float -0.000000e+00, %422
1114 %426 = fadd float 1.000000e+00, %425
1115 %427 = fmul float %424, %419
1116 %428 = fadd float %427, %412
1117 %429 = fmul float %426, %420
1118 %430 = fadd float %429, %414
1119 %431 = fmul float %428, %428
1120 %432 = fmul float %430, %430
1121 %433 = fadd float %431, %432
1122 %434 = fsub float -0.000000e+00, %433
1123 %435 = fadd float 0x3FF00068E0000000, %434
1124 %436 = call float @llvm.AMDIL.clamp.(float %435, float 0.000000e+00, float 1.000000e+00)
1125 %437 = call float @llvm.AMDGPU.rsq(float %436)
1126 %438 = fmul float %437, %436
1127 %439 = fsub float -0.000000e+00, %436
1128 %440 = call float @llvm.AMDGPU.cndlt(float %439, float %438, float 0.000000e+00)
1129 %441 = fmul float %184, %428
1130 %442 = fmul float %185, %428
1131 %443 = fmul float %186, %428
1132 %444 = fmul float %187, %430
1133 %445 = fadd float %444, %441
1134 %446 = fmul float %188, %430
1135 %447 = fadd float %446, %442
1136 %448 = fmul float %189, %430
1137 %449 = fadd float %448, %443
1138 %450 = fmul float %190, %440
1139 %451 = fadd float %450, %445
1140 %452 = fmul float %191, %440
1141 %453 = fadd float %452, %447
1142 %454 = fmul float %192, %440
1143 %455 = fadd float %454, %449
1144 %456 = fmul float %451, %451
1145 %457 = fmul float %453, %453
1146 %458 = fadd float %457, %456
1147 %459 = fmul float %455, %455
1148 %460 = fadd float %458, %459
1149 %461 = call float @llvm.AMDGPU.rsq(float %460)
1150 %462 = fmul float %451, %461
1151 %463 = fmul float %453, %461
1152 %464 = fmul float %455, %461
1153 %465 = fcmp olt float 0.000000e+00, %219
1154 %466 = sext i1 %465 to i32
1155 %467 = bitcast i32 %466 to float
1156 %468 = bitcast float %467 to i32
1157 %469 = icmp ne i32 %468, 0
1158 br i1 %469, label %IF198, label %ENDIF197
1159
1160 IF198: ; preds = %IF189
1161 %470 = fsub float -0.000000e+00, %462
1162 %471 = fsub float -0.000000e+00, %463
1163 %472 = fsub float -0.000000e+00, %464
1164 br label %ENDIF197
1165
1166 ENDIF197: ; preds = %IF189, %IF198
1167 %temp14.0 = phi float [ %472, %IF198 ], [ %464, %IF189 ]
1168 %temp13.0 = phi float [ %471, %IF198 ], [ %463, %IF189 ]
1169 %temp12.0 = phi float [ %470, %IF198 ], [ %462, %IF189 ]
1170 %473 = bitcast float %220 to i32
1171 %474 = bitcast float %221 to i32
1172 %475 = insertelement <2 x i32> undef, i32 %473, i32 0
1173 %476 = insertelement <2 x i32> %475, i32 %474, i32 1
1174 %477 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %476, <32 x i8> %159, <16 x i8> %161, i32 2)
1175 %478 = extractelement <4 x float> %477, i32 0
1176 %479 = extractelement <4 x float> %477, i32 1
1177 %480 = extractelement <4 x float> %477, i32 2
1178 %481 = extractelement <4 x float> %477, i32 3
1179 %482 = fmul float %478, %40
1180 %483 = fadd float %482, %41
1181 %484 = fmul float %479, %40
1182 %485 = fadd float %484, %41
1183 %486 = fmul float %480, %40
1184 %487 = fadd float %486, %41
1185 %488 = fmul float %481, %42
1186 %489 = fadd float %488, %43
1187 %490 = bitcast float %172 to i32
1188 %491 = bitcast float %173 to i32
1189 %492 = insertelement <2 x i32> undef, i32 %490, i32 0
1190 %493 = insertelement <2 x i32> %492, i32 %491, i32 1
1191 %494 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %493, <32 x i8> %155, <16 x i8> %157, i32 2)
1192 %495 = extractelement <4 x float> %494, i32 0
1193 %496 = extractelement <4 x float> %494, i32 1
1194 %497 = extractelement <4 x float> %494, i32 2
1195 %498 = extractelement <4 x float> %494, i32 3
1196 %499 = fmul float %498, 3.200000e+01
1197 %500 = fadd float %499, -1.600000e+01
1198 %501 = call float @llvm.AMDIL.exp.(float %500)
1199 %502 = fmul float %495, %501
1200 %503 = fmul float %496, %501
1201 %504 = fmul float %497, %501
1202 %505 = fmul float %28, %502
1203 %506 = fadd float %505, %193
1204 %507 = fmul float %29, %503
1205 %508 = fadd float %507, %194
1206 %509 = fmul float %30, %504
1207 %510 = fadd float %509, %195
1208 %511 = fmul float %506, %489
1209 %512 = fmul float %508, %489
1210 %513 = fmul float %510, %489
1211 %514 = fmul float %489, 5.000000e-01
1212 %515 = fadd float %514, 5.000000e-01
1213 %516 = fmul float %483, %515
1214 %517 = fadd float %516, %511
1215 %518 = fmul float %485, %515
1216 %519 = fadd float %518, %512
1217 %520 = fmul float %487, %515
1218 %521 = fadd float %520, %513
1219 %522 = fmul float %517, %371
1220 %523 = fmul float %519, %372
1221 %524 = fmul float %521, %373
1222 %525 = fmul float %428, 0x3FDB272440000000
1223 %526 = fmul float %430, 0xBFDB272440000000
1224 %527 = fadd float %526, %525
1225 %528 = fmul float %440, 0x3FE99999A0000000
1226 %529 = fadd float %527, %528
1227 %530 = fmul float %529, 5.000000e-01
1228 %531 = fadd float %530, 0x3FE3333340000000
1229 %532 = fmul float %531, %531
1230 %533 = fmul float %522, %532
1231 %534 = fmul float %523, %532
1232 %535 = fmul float %524, %532
1233 %536 = fsub float -0.000000e+00, %72
1234 %537 = fsub float -0.000000e+00, %73
1235 %538 = fsub float -0.000000e+00, %74
1236 %539 = fmul float %temp12.0, %536
1237 %540 = fmul float %temp13.0, %537
1238 %541 = fadd float %540, %539
1239 %542 = fmul float %temp14.0, %538
1240 %543 = fadd float %541, %542
1241 %544 = call float @llvm.AMDIL.clamp.(float %543, float 0.000000e+00, float 1.000000e+00)
1242 %545 = fmul float %371, %544
1243 %546 = fmul float %372, %544
1244 %547 = fmul float %373, %544
1245 %548 = fmul float %545, %69
1246 %549 = fmul float %546, %70
1247 %550 = fmul float %547, %71
1248 %551 = fsub float -0.000000e+00, %164
1249 %552 = fadd float %97, %551
1250 %553 = fsub float -0.000000e+00, %165
1251 %554 = fadd float %98, %553
1252 %555 = fsub float -0.000000e+00, %166
1253 %556 = fadd float %99, %555
1254 %557 = fmul float %552, %552
1255 %558 = fmul float %554, %554
1256 %559 = fadd float %558, %557
1257 %560 = fmul float %556, %556
1258 %561 = fadd float %559, %560
1259 %562 = call float @llvm.AMDGPU.rsq(float %561)
1260 %563 = fmul float %562, %561
1261 %564 = fsub float -0.000000e+00, %561
1262 %565 = call float @llvm.AMDGPU.cndlt(float %564, float %563, float 0.000000e+00)
1263 %566 = fsub float -0.000000e+00, %84
1264 %567 = fadd float %565, %566
1265 %568 = fsub float -0.000000e+00, %83
1266 %569 = fadd float %565, %568
1267 %570 = fsub float -0.000000e+00, %82
1268 %571 = fadd float %565, %570
1269 %572 = fsub float -0.000000e+00, %84
1270 %573 = fadd float %83, %572
1271 %574 = fsub float -0.000000e+00, %83
1272 %575 = fadd float %82, %574
1273 %576 = fsub float -0.000000e+00, %82
1274 %577 = fadd float %81, %576
1275 %578 = fdiv float 1.000000e+00, %573
1276 %579 = fdiv float 1.000000e+00, %575
1277 %580 = fdiv float 1.000000e+00, %577
1278 %581 = fmul float %567, %578
1279 %582 = fmul float %569, %579
1280 %583 = fmul float %571, %580
1281 %584 = fcmp olt float %565, %83
1282 %585 = sext i1 %584 to i32
1283 %586 = bitcast i32 %585 to float
1284 %587 = bitcast float %586 to i32
1285 %588 = icmp ne i32 %587, 0
1286 br i1 %588, label %ENDIF200, label %ELSE202
1287
1288 ELSE202: ; preds = %ENDIF197
1289 %589 = fcmp olt float %565, %82
1290 %590 = sext i1 %589 to i32
1291 %591 = bitcast i32 %590 to float
1292 %592 = bitcast float %591 to i32
1293 %593 = icmp ne i32 %592, 0
1294 br i1 %593, label %ENDIF200, label %ELSE205
1295
1296 ENDIF200: ; preds = %ELSE205, %ELSE202, %ENDIF197
1297 %temp80.0 = phi float [ %581, %ENDIF197 ], [ %.226, %ELSE205 ], [ %582, %ELSE202 ]
1298 %temp88.0 = phi float [ %122, %ENDIF197 ], [ %.227, %ELSE205 ], [ %120, %ELSE202 ]
1299 %temp89.0 = phi float [ %123, %ENDIF197 ], [ %.228, %ELSE205 ], [ %121, %ELSE202 ]
1300 %temp90.0 = phi float [ %120, %ENDIF197 ], [ %116, %ELSE205 ], [ %118, %ELSE202 ]
1301 %temp91.0 = phi float [ %121, %ENDIF197 ], [ %117, %ELSE205 ], [ %119, %ELSE202 ]
1302 %594 = fcmp olt float %565, %83
1303 %595 = sext i1 %594 to i32
1304 %596 = bitcast i32 %595 to float
1305 %597 = bitcast float %596 to i32
1306 %598 = icmp ne i32 %597, 0
1307 br i1 %598, label %ENDIF209, label %ELSE211
1308
1309 ELSE205: ; preds = %ELSE202
1310 %599 = fcmp olt float %565, %81
1311 %600 = sext i1 %599 to i32
1312 %601 = bitcast i32 %600 to float
1313 %602 = bitcast float %601 to i32
1314 %603 = icmp ne i32 %602, 0
1315 %.226 = select i1 %603, float %583, float 1.000000e+00
1316 %.227 = select i1 %603, float %118, float %116
1317 %.228 = select i1 %603, float %119, float %117
1318 br label %ENDIF200
1319
1320 ELSE211: ; preds = %ENDIF200
1321 %604 = fcmp olt float %565, %82
1322 %605 = sext i1 %604 to i32
1323 %606 = bitcast i32 %605 to float
1324 %607 = bitcast float %606 to i32
1325 %608 = icmp ne i32 %607, 0
1326 br i1 %608, label %ENDIF209, label %ELSE214
1327
1328 ENDIF209: ; preds = %ELSE214, %ELSE211, %ENDIF200
1329 %temp52.0 = phi float [ %108, %ENDIF200 ], [ %100, %ELSE214 ], [ %104, %ELSE211 ]
1330 %temp53.0 = phi float [ %109, %ENDIF200 ], [ %101, %ELSE214 ], [ %105, %ELSE211 ]
1331 %temp54.0 = phi float [ %110, %ENDIF200 ], [ %102, %ELSE214 ], [ %106, %ELSE211 ]
1332 %temp55.0 = phi float [ %111, %ENDIF200 ], [ %103, %ELSE214 ], [ %107, %ELSE211 ]
1333 %temp68.0 = phi float [ %112, %ENDIF200 ], [ %.230, %ELSE214 ], [ %108, %ELSE211 ]
1334 %temp69.0 = phi float [ %113, %ENDIF200 ], [ %.231, %ELSE214 ], [ %109, %ELSE211 ]
1335 %temp70.0 = phi float [ %114, %ENDIF200 ], [ %.232, %ELSE214 ], [ %110, %ELSE211 ]
1336 %temp71.0 = phi float [ %115, %ENDIF200 ], [ %.233, %ELSE214 ], [ %111, %ELSE211 ]
1337 %609 = fmul float %164, %85
1338 %610 = fmul float %165, %86
1339 %611 = fadd float %609, %610
1340 %612 = fmul float %166, %87
1341 %613 = fadd float %611, %612
1342 %614 = fmul float %167, %88
1343 %615 = fadd float %613, %614
1344 %616 = fmul float %164, %89
1345 %617 = fmul float %165, %90
1346 %618 = fadd float %616, %617
1347 %619 = fmul float %166, %91
1348 %620 = fadd float %618, %619
1349 %621 = fmul float %167, %92
1350 %622 = fadd float %620, %621
1351 %623 = fmul float %164, %93
1352 %624 = fmul float %165, %94
1353 %625 = fadd float %623, %624
1354 %626 = fmul float %166, %95
1355 %627 = fadd float %625, %626
1356 %628 = fmul float %167, %96
1357 %629 = fadd float %627, %628
1358 %630 = fsub float -0.000000e+00, %78
1359 %631 = fadd float 1.000000e+00, %630
1360 %632 = call float @fabs(float %615)
1361 %633 = call float @fabs(float %622)
1362 %634 = fcmp oge float %631, %632
1363 %635 = sext i1 %634 to i32
1364 %636 = bitcast i32 %635 to float
1365 %637 = bitcast float %636 to i32
1366 %638 = and i32 %637, 1065353216
1367 %639 = bitcast i32 %638 to float
1368 %640 = fcmp oge float %631, %633
1369 %641 = sext i1 %640 to i32
1370 %642 = bitcast i32 %641 to float
1371 %643 = bitcast float %642 to i32
1372 %644 = and i32 %643, 1065353216
1373 %645 = bitcast i32 %644 to float
1374 %646 = fmul float %639, %645
1375 %647 = fmul float %629, %646
1376 %648 = fmul float %615, %temp68.0
1377 %649 = fadd float %648, %temp70.0
1378 %650 = fmul float %622, %temp69.0
1379 %651 = fadd float %650, %temp71.0
1380 %652 = fmul float %615, %temp52.0
1381 %653 = fadd float %652, %temp54.0
1382 %654 = fmul float %622, %temp53.0
1383 %655 = fadd float %654, %temp55.0
1384 %656 = fadd float %temp80.0, -1.000000e+00
1385 %657 = fmul float %656, %77
1386 %658 = fadd float %657, 1.000000e+00
1387 %659 = call float @llvm.AMDIL.clamp.(float %658, float 0.000000e+00, float 1.000000e+00)
1388 %660 = bitcast float %649 to i32
1389 %661 = bitcast float %651 to i32
1390 %662 = bitcast float 0.000000e+00 to i32
1391 %663 = insertelement <4 x i32> undef, i32 %660, i32 0
1392 %664 = insertelement <4 x i32> %663, i32 %661, i32 1
1393 %665 = insertelement <4 x i32> %664, i32 %662, i32 2
1394 %666 = insertelement <4 x i32> %665, i32 undef, i32 3
1395 %667 = call <4 x float> @llvm.SI.samplel.v4i32(<4 x i32> %666, <32 x i8> %127, <16 x i8> %129, i32 2)
1396 %668 = extractelement <4 x float> %667, i32 0
1397 %669 = extractelement <4 x float> %667, i32 1
1398 %670 = bitcast float %653 to i32
1399 %671 = bitcast float %655 to i32
1400 %672 = bitcast float 0.000000e+00 to i32
1401 %673 = insertelement <4 x i32> undef, i32 %670, i32 0
1402 %674 = insertelement <4 x i32> %673, i32 %671, i32 1
1403 %675 = insertelement <4 x i32> %674, i32 %672, i32 2
1404 %676 = insertelement <4 x i32> %675, i32 undef, i32 3
1405 %677 = call <4 x float> @llvm.SI.samplel.v4i32(<4 x i32> %676, <32 x i8> %127, <16 x i8> %129, i32 2)
1406 %678 = extractelement <4 x float> %677, i32 0
1407 %679 = extractelement <4 x float> %677, i32 1
1408 %680 = fsub float -0.000000e+00, %669
1409 %681 = fadd float 1.000000e+00, %680
1410 %682 = fsub float -0.000000e+00, %679
1411 %683 = fadd float 1.000000e+00, %682
1412 %684 = fmul float %681, 2.500000e-01
1413 %685 = fmul float %683, 2.500000e-01
1414 %686 = fsub float -0.000000e+00, %684
1415 %687 = fadd float %668, %686
1416 %688 = fsub float -0.000000e+00, %685
1417 %689 = fadd float %678, %688
1418 %690 = fmul float %647, %temp88.0
1419 %691 = fadd float %690, %temp89.0
1420 %692 = fmul float %647, %temp90.0
1421 %693 = fadd float %692, %temp91.0
1422 %694 = call float @llvm.AMDIL.clamp.(float %691, float 0.000000e+00, float 1.000000e+00)
1423 %695 = call float @llvm.AMDIL.clamp.(float %693, float 0.000000e+00, float 1.000000e+00)
1424 %696 = fsub float -0.000000e+00, %694
1425 %697 = fadd float %668, %696
1426 %698 = fsub float -0.000000e+00, %695
1427 %699 = fadd float %678, %698
1428 %700 = fmul float %668, %668
1429 %701 = fmul float %678, %678
1430 %702 = fsub float -0.000000e+00, %700
1431 %703 = fadd float %687, %702
1432 %704 = fsub float -0.000000e+00, %701
1433 %705 = fadd float %689, %704
1434 %706 = fcmp uge float %703, %75
1435 %707 = select i1 %706, float %703, float %75
1436 %708 = fcmp uge float %705, %75
1437 %709 = select i1 %708, float %705, float %75
1438 %710 = fmul float %697, %697
1439 %711 = fadd float %710, %707
1440 %712 = fmul float %699, %699
1441 %713 = fadd float %712, %709
1442 %714 = fdiv float 1.000000e+00, %711
1443 %715 = fdiv float 1.000000e+00, %713
1444 %716 = fmul float %707, %714
1445 %717 = fmul float %709, %715
1446 %718 = fcmp oge float %697, 0.000000e+00
1447 %719 = sext i1 %718 to i32
1448 %720 = bitcast i32 %719 to float
1449 %721 = bitcast float %720 to i32
1450 %722 = icmp ne i32 %721, 0
1451 %.229 = select i1 %722, float 1.000000e+00, float %716
1452 %723 = fcmp oge float %699, 0.000000e+00
1453 %724 = sext i1 %723 to i32
1454 %725 = bitcast i32 %724 to float
1455 %726 = bitcast float %725 to i32
1456 %727 = icmp ne i32 %726, 0
1457 %temp28.0 = select i1 %727, float 1.000000e+00, float %717
1458 %728 = call float @llvm.AMDGPU.lrp(float %659, float %temp28.0, float %.229)
1459 %729 = call float @llvm.pow.f32(float %728, float %76)
1460 %730 = fmul float %729, %79
1461 %731 = fadd float %730, %80
1462 %732 = call float @llvm.AMDIL.clamp.(float %731, float 0.000000e+00, float 1.000000e+00)
1463 %733 = fmul float %732, %732
1464 %734 = fmul float 2.000000e+00, %732
1465 %735 = fsub float -0.000000e+00, %734
1466 %736 = fadd float 3.000000e+00, %735
1467 %737 = fmul float %733, %736
1468 %738 = fmul float %548, %737
1469 %739 = fmul float %549, %737
1470 %740 = fmul float %550, %737
1471 %741 = fmul float %738, %515
1472 %742 = fadd float %741, %533
1473 %743 = fmul float %739, %515
1474 %744 = fadd float %743, %534
1475 %745 = fmul float %740, %515
1476 %746 = fadd float %745, %535
1477 %747 = call float @llvm.AMDGPU.lrp(float %230, float %287, float 1.000000e+00)
1478 %748 = call float @llvm.AMDGPU.lrp(float %37, float %298, float 1.000000e+00)
1479 %749 = call float @llvm.AMDGPU.lrp(float %37, float %299, float 1.000000e+00)
1480 %750 = call float @llvm.AMDGPU.lrp(float %37, float %300, float 1.000000e+00)
1481 %751 = call float @llvm.AMDGPU.lrp(float %38, float %747, float 1.000000e+00)
1482 %752 = fmul float %748, %751
1483 %753 = fmul float %749, %751
1484 %754 = fmul float %750, %751
1485 %755 = fmul float %742, %752
1486 %756 = fmul float %744, %753
1487 %757 = fmul float %746, %754
1488 %758 = fmul float %temp12.0, %216
1489 %759 = fmul float %temp13.0, %217
1490 %760 = fadd float %759, %758
1491 %761 = fmul float %temp14.0, %218
1492 %762 = fadd float %760, %761
1493 %763 = call float @fabs(float %762)
1494 %764 = fmul float %763, %763
1495 %765 = fmul float %764, %50
1496 %766 = fadd float %765, %51
1497 %767 = call float @llvm.AMDIL.clamp.(float %766, float 0.000000e+00, float 1.000000e+00)
1498 %768 = fsub float -0.000000e+00, %767
1499 %769 = fadd float 1.000000e+00, %768
1500 %770 = fmul float %33, %769
1501 %771 = fmul float %33, %769
1502 %772 = fmul float %33, %769
1503 %773 = fmul float %34, %769
1504 %774 = call float @llvm.AMDGPU.lrp(float %770, float %31, float %755)
1505 %775 = call float @llvm.AMDGPU.lrp(float %771, float %31, float %756)
1506 %776 = call float @llvm.AMDGPU.lrp(float %772, float %31, float %757)
1507 %777 = call float @llvm.AMDGPU.lrp(float %773, float %32, float %374)
1508 %778 = fcmp uge float %774, 0x3E6FFFFE60000000
1509 %779 = select i1 %778, float %774, float 0x3E6FFFFE60000000
1510 %780 = fcmp uge float %775, 0x3E6FFFFE60000000
1511 %781 = select i1 %780, float %775, float 0x3E6FFFFE60000000
1512 %782 = fcmp uge float %776, 0x3E6FFFFE60000000
1513 %783 = select i1 %782, float %776, float 0x3E6FFFFE60000000
1514 %784 = fcmp uge float %779, 6.550400e+04
1515 %785 = select i1 %784, float 6.550400e+04, float %779
1516 %786 = fcmp uge float %781, 6.550400e+04
1517 %787 = select i1 %786, float 6.550400e+04, float %781
1518 %788 = fcmp uge float %783, 6.550400e+04
1519 %789 = select i1 %788, float 6.550400e+04, float %783
1520 %790 = fmul float %777, %52
1521 %791 = fadd float %790, %53
1522 %792 = call float @llvm.AMDIL.clamp.(float %791, float 0.000000e+00, float 1.000000e+00)
1523 %793 = call i32 @llvm.SI.packf16(float %785, float %787)
1524 %794 = bitcast i32 %793 to float
1525 %795 = call i32 @llvm.SI.packf16(float %789, float %792)
1526 %796 = bitcast i32 %795 to float
1527 call void @llvm.SI.export(i32 15, i32 1, i32 1, i32 0, i32 1, float %794, float %796, float %794, float %796)
1528 ret void
1529
1530 ELSE214: ; preds = %ELSE211
1531 %797 = fcmp olt float %565, %81
1532 %798 = sext i1 %797 to i32
1533 %799 = bitcast i32 %798 to float
1534 %800 = bitcast float %799 to i32
1535 %801 = icmp ne i32 %800, 0
1536 %.230 = select i1 %801, float %104, float %100
1537 %.231 = select i1 %801, float %105, float %101
1538 %.232 = select i1 %801, float %106, float %102
1539 %.233 = select i1 %801, float %107, float %103
1540 br label %ENDIF209
1541 }
1542
1543 ; Function Attrs: readnone
1544 declare float @llvm.AMDIL.clamp.(float, float, float) #2
1545
1546 ; Function Attrs: nounwind readnone
1547 declare <4 x float> @llvm.SI.sample.v2i32(<2 x i32>, <32 x i8>, <16 x i8>, i32) #1
1548
1549 ; Function Attrs: readnone
1550 declare float @llvm.AMDGPU.lrp(float, float, float) #2
1551
1552 ; Function Attrs: nounwind readnone
1553 declare <4 x float> @llvm.SI.samplel.v4i32(<4 x i32>, <32 x i8>, <16 x i8>, i32) #1
1554
1555 ; Function Attrs: readnone
1556 declare float @llvm.AMDGPU.cndlt(float, float, float) #2
1557
1558 ; Function Attrs: readnone
1559 declare float @llvm.AMDIL.exp.(float) #2
1560
1561 attributes #0 = { "ShaderType"="0" }
1562 attributes #1 = { nounwind readnone }
1563 attributes #2 = { readnone }
1564 attributes #3 = { nounwind readonly }
1565 attributes #4 = { readonly }